TSMC lancerà la litografia High‑NA EUV nel 2030: A10 o A11 i candidati principali

Il gigante taiwanese TSMC ha ufficialmente annunciato che, a partire dal 2030, inizierà a impiegare la litografia High‑NA EUV (EUV a alta apertura numerica) nei suoi processi di produzione. Questa mossa segna un passo decisivo verso la realizzazione di transistor di dimensioni inferiori a 1 nm, con potenziali benefici in termini di densità di transistori, prestazioni e efficienza energetica.

Il contesto della litografia High‑NA EUV

La litografia EUV a bassa apertura numerica (Low‑NA) attualmente in uso offre una risoluzione di circa 13 nm per esposizione singola. Con l’introduzione della High‑NA EUV, TSMC potrà raggiungere una risoluzione di 8 nm, un miglioramento significativo che si traduce in transistor più piccoli e più efficienti. Tuttavia, la tecnologia presenta sfide: la superficie di esposizione è dimezzata rispetto ai sistemi Low‑NA, il che rende più complessa la produzione di chip di grandi dimensioni, tipici degli acceleratori AI.

Strategia di transizione: maschere 6×6 e 6×12 in

Per mitigare le limitazioni di campo di esposizione, TSMC ha pianificato una transizione graduale. Nel 2030 verrà introdotta la produzione ad alta volume con maschere 6×6 in, mentre nel 2031 verrà avviata una linea pilota con maschere 6×12 in. L’obiettivo finale è integrare i sistemi 6×12 in nella produzione di nodi avanzati entro il 2033. Questa evoluzione richiederà aggiornamenti in tutti i livelli dell’ecosistema: software EDA, strumenti di stampa e scrittura delle maschere, e sistemi di gestione delle stesse.

Il ruolo di ASML e la collaborazione con i principali attori del settore

ASML, il principale fornitore di scanner EUV, ha espresso ottimismo riguardo alla transizione. Christophe Fouquet, presidente e CEO, ha sottolineato che l’adozione della High‑NA EUV crescerà progressivamente, iniziando con maschere da 6 in e poi passando a quelle da 12 in, per aumentare la produttività e soddisfare la domanda di chip più piccoli e potenti. La collaborazione con Intel e Samsung conferma l’interesse di tutta l’industria verso questa tecnologia.

Quale tecnologia sarà la prima a beneficiare della High‑NA EUV?

Secondo il roadmap di TSMC, le tecnologie A10 e A11 (1/1,1 nm) sono i candidati più forti per l’adozione dei nuovi scanner. Queste tecnologie richiedono una maggiore complessità di transistor, inclusi transistor GAA (gate‑all‑around) e CFET (complementary field‑effect transistor). Il passaggio a High‑NA EUV consentirà di ridurre la dimensione delle linee di gate a 8 nm, aumentando la densità di transistori e migliorando le prestazioni rispetto ai predecessori A12 e A13, che continueranno a utilizzare la litografia EUV tradizionale.

Implicazioni per il mercato e per gli investitori

L’adozione della High‑NA EUV rappresenta un investimento significativo per TSMC, con costi stimati di oltre 400 miliardi di dollari per i nuovi scanner. Tuttavia, la tecnologia offre un vantaggio competitivo a lungo termine, consentendo di produrre chip più efficienti e di supportare le crescenti esigenze di AI, 5G e automotive. Gli investitori dovranno monitorare l’implementazione pratica di questa tecnologia, la sua scalabilità e l’impatto sui costi di produzione.

Conclusioni

La decisione di TSMC di introdurre la litografia High‑NA EUV entro il 2030 segna un punto di svolta nella produzione di semiconduttori. Se la transizione avverrà secondo i piani, le tecnologie A10 e A11 potrebbero diventare i nuovi standard di riferimento per la prossima generazione di chip ad alte prestazioni. Per l’industria, la sfida sarà integrare questa tecnologia in modo efficiente, mentre per gli investitori sarà un segnale di potenziale crescita a lungo termine, ma anche di rischi legati ai costi e alla complessità di implementazione.